Diseño de la capa física de un nodo maestro IO-link para plataformas reconfigurables

Abstract

[EN]The TFG ( Final Project Grade ) deals with the design of a master module for IO -Link interfaces capable of handling slaves developed for that standard ( IO -Link ), we will use the VHDL language programming to develop a program that will implement in a Zynq FPGA . We will use the XILINX ISE programming environment and a plate developed by SOC-e (System on Chips ) in the APERT research laboratory containing the FPGA that will schedule plus the circuit with everything we need ( transceivers , connectors, ... ). Specifically we design the physical layer which is responsible for communicating directly with the slave and transfer the data to the upper layers .

[ES]El TFG (Trabajo de Fin de Grado) trata sobre el diseño de un módulo maestro para interfaces IO-Link capaz de manejar esclavos desarrollados para ese estándar (IO-Link), para ello usaremos el lenguaje de programación VHDL para desarrollar un programa que implementaremos en una FPGA Zynq. Usaremos el entorno de programación XILINX ISE y una placa desarrollada por SOC-e ( System on Chips enginering) en el laboratorio de investigación APERT que contiene la FPGA que vamos a programar además de el circuito con todo lo necesario (transceivers, conectores,...). En concreto diseñaremos la capa física que se encarga de comunicarse directamente con el esclavo y de trasladar los datos a las capas superiores.

[EU]Maisu -modulu baten diseinuan IO - Link interfazeen estandar hori garatu esklabo maneiatzeko gai da proiektuaren helburua gai hauek ( IO - Link ), horretarako programazio hizkuntza VHDL erabiliko dugu programa bat garatzeko FPGA Zynq bat ezartzea. Programazio ingurune Xilinx ISE eta plaka batek SOC -e garatutako erabiliko dugu FPGA duten zirkuituan ondo programatu du behar den guztia egiten dituen dago APERT laborategian. Zehazki diseinatzen ditugu , geruza fisikoa da zuzenean komunikatzeko esklabo batera arduraduna eta datuak transferitzeko goiko geruzak .